VIA笔试感受

说说题目吧

　　第一题：给你一堆逻辑门再给你一个逻辑表达式，让你用这些门实现这个表达式

　　第二题：关于时钟域的，要求把一个时钟域中的信号传递到另外一个时钟域中

　　第三题：画出三分频1：1的电路图

　　第四题：用pmos和nmos搭出一个表达式，表达式中只有与和或

　　第五题：两个verilog代码，问哪个编译的时候会产生latch，如何修改才能去掉

　　第六题：给你个逻辑电路图，问会有什么问题，该如何修改

　　第七题：给一个电路图，问如何修改才能使功耗最低，但功能不变

　　第八题：给一个电路图，两个flip－flop，两个逻辑门窜联，输出信号反馈回来。已知门的延时和flip-flop所加时钟的skew，问正常工作的时钟需要满足什么条件

　　第九题：忘记了，谁补充一下吧

　　第十题：画出计算机体系结构简图

　　第十一题：问的使关于虚拟内存和物理内存

　　再说说感受：

　　1、我硕士做一些数字电路的设计和仿真，用VHDL多一些，这个职位和我硕士的工作不是很对口，但是上海没有逻辑的职位，因此就申了这个

　　2、via严重鄙视VHDL，写代码的读代码的全部是verilog

　　3、该职位要求有比较扎实的数字电路知识

　　4、要求对个人计算机的结构和原理有一定的认识

　　5、题目比较有针对性，应该是针对他们工作的需要，因此只要有一部分会做就可以了